解：根据题意画出三变量排队电路的真值表如下表所示，由表可得到输出表达式为

A B C							FA FB FC
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1							0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 0 0 1 0 0 1 0 0

   
   根据表达式画出电路的逻辑图如图所示。
   

解：根据三变量排队电路的表达式用Verilog HDL完成电路设计的源程序L6.v如下：
   module L6(A,B,C,FA,FB,FC);
   input    A,B,C;
   output    FA,FB,FC;
   assign    FA=A;
   assign    FB=～A & B;
   assign    FC=～A&～B&C;
   endmodule
   根据三变量排队电路的功能，直接用Verilog HDL的行为描述方式设计的三变量排队电路的源程序L6 1.v如下：
   module L6_1(A,B,C,FA,FB,FC);
   input    A,B,C;
   output    FA,FB,FC;
   reg    FA,FB,FC;
   always @(A or B or C)
   begin
   if(A)begin FA=1; FB=0; FC=0; end
   else if(B)begin FA=0; FB=1; FC=0; end
   else if(C)begin FA=0; FB=0; FC=1; end
   else begin FA=0; FB=0; FC=0; end
   end
   endmodule

解：依题意得到电路的真值表如下表所示，其中，A，B是电路的输入；是输出，低电平有效。由真值表写出输出表达式
   
   
   由表达式画出电路的逻辑图，如下图所示。
   

解：根据电路的真值表(上表)，用Verilog HDL的case语句完成电路设计的源程序L8.v如下：
   module L8(A,B,YON,Y1N,Y2N,Y3N);
   input    A,B;
   output    Y0N,Y1N,Y2N,Y3N;
   reg    Y0N,Y1N,Y2N,Y3N;
   always @(A or B)
   begin
   case({A,B})
   'b00:{Y0N,Y1N,Y2N,Y3N}='b0111;
   'b01:{Y0N,Y1N,Y2N,Y3N}='b1011;
   'b10:{Y0N,Y1N,Y2N,Y3N}='b1101;
   'b11:{Y0N,Y1N,Y2N,Y3N}='b1110;
   endcase
   end
   endmodule
   在源程序中，用Y0N、Y1N、Y2N和Y3N表示4个低电平有效的输出端口。

解：根据题意得到电路的真值表如表下所示，对应的卡诺图如下图所示，其中1010～1111不是8421BCD码，在输入端不会出现，因此作为约束项处理。由卡诺图化简得到输出表达式

A B C D											F
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1											0 0 0 0 0 1 1 1 1 1 × × × × × ×

   
   F=BC+BD+A=
   由表达式画出电路的逻辑图如图所示。
   

解：根据题意用Verilog HDL设计一位十进制数判别器的源程序L9.v如下：
   module L9(D,C,B,A,F);
   input    D,C,B,A;
   oucput    F;
   reg    F;
   always
   begin
   if({D,C,B,A}＜5 |{D,C,B,A}＞9)F=0;
   else F=1;
   end
   endmodule

解：依题意画出电路的真值表如下表所示，由真值表得到输出表达式

A B						Z1 Z2
0 0 0 1 1 0 1 1						1 1 0 1 1 0 1 1

   
   由表达式画出电路的逻辑图如图所示。
   

解：根据电路的真值表(上表)，用Verilog HDL设计的数码比较器源程序L10.v如下：
   module L10(A,B,Z1,Z2);
   input    A,B;
   output    Z1,Z2;
   reg    Z1,Z2;
   always
   begin
   case({A,B})
   'b00:{Z1,Z2}='b11;    'b01:{Z1,Z2)='b01;
   'b10:{Z1,Z2}='b10;    'b11:{Z1,Z2}='b11;endcase
   end
   endmodule

解：依题意和本题表所示的5421BCD编码表，画出电路的卡诺图如下图所示，其中，0101、0110、0111、1101、1110、1111这6组组合不是5421BCD码，作为约束项处理。根据卡诺
图按照最大项圈法，得到最简或非或非表达式
   
   
   由表达式画出电路的逻辑图如图所示。
   

解：依题意和本题表所示的5421BCD编码表，已知D、C、B、A分别为0000(0)、0010(2)、0100(4)、1010(7)、1100(9)这5组组合时输出F=1，否则F=0，因此用Verilog HDL设计的5421BCD码
检验电路源程序L12.v如下：
   module L12(D,C,B,A,F);
   input    D,C,B,A;
   output    F;
   reg    F;
   reg[3:0]    DA;
   always
   begin
   DA={D,C,B,A};
   if(DA=='b0000|DA==b0010|DA=='b0100|DA=='b1010|DA==b1100) F=1;
   else F=0;
   end
   endmodule

解：依题意得到电路的真值表如下表所示，其中A为主评判员，B和C为副评判员，F是输出。真值表对应的卡诺图如图所示，化简得到输出F的表达式

A B C						F
0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1						0 0 0 1 1 1 1 1

   
   F=A+BC=
   由表达式画出电路的逻辑图如图所示。
   

解：根据电路的真值表(见上表)，用Verilog HDL的case语句设计的判断电路源程序L13.v如下：
   module L13(A,B,C,F);
   input    A,B,C;
   output    F;
   reg    F;
   always
   begin
   case({A,B,C})
   'b000:F=0;  'b001:F=0;
   'b010:F=0;  'b011:F=1;
   'b100:F=1;  'b101:F=1;
   'b110:F=1;  'b111:F=1;
   endcase
   end
   endmodule

解：该组合电路的真值表对应的卡诺图如图1所示，8选1数据选择器74LS151的功能卡诺图如图2所示。将两个卡诺图进行比较，可得出用74LS151实现电路的连接方法，即将74LS151的A₂，A₁，A₀接输入A，B，C；D₀，D₁，D₂，D₆接1；D₃，D₄，D₅，D₇接至0，可得到题目要求的实现电路，如图3所示。
   
   
   

解：根据本题真值表，用Verilog HDL的case语句设计的电路源程序L14.v如下：
   module L14(A,B,C,F);
   input    A,B,C;
   output    F;
   reg    F;
   always
   begin
   case({A,B,C})
   'b000:F=1; 'b001:F=1; 'b010:F=1;
   'b011:F=1; 'b100:F=0; 'b101:F=0;
   'b110:F=1; 'b111:F=0; endcase
   end
   endmodule

解：依题意画出电路的真值表如下表所示，其中1010、1011、1100、1101、1110、1111是8421码的伪码。真值表对应的卡诺图如下图所示，化简得到电路输出F的表达式

D C B A									F
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1									0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1

   
   F=DC+DB=
   由表达式画出电路的逻辑图如图所示。
   

解：依题意已知输入D、C、B和A分别为1010、1011、1100、1101、1110、1111是8421码的伪码。用Verilog HDL设计的伪码判断电路源程序L15.V如下：
   module L15(D,C,B,A,F);
   input    D,C,B,A;
   output    F;
   reg    F;
   reg[3:0]    DA;
   always
   begin
   DA={D,C,B,A};
   if(DA==10|DA==11|DA==12|DA=13|DA==14|DA==15)F=1;
   else F=0;
   end
   endmodule

解：根据本题表所示的4221BCD编码表画出的卡诺图如图1(a)所示，其中D、C、B、A是4221BCD的输入，D的权值为4，C和B的权值为2，A的权值为1。0100、0101、0110、0111、1100、1101不是编码，作为约束项处理。要用一片8选1数据选择器74LS151实现4输入变量的函数，必须用降维方法把图1(a)所示的卡诺图降维为3变量的降维图。在降维过程中，约束项可以任意处理，但为了得到更简洁的结果，可以把约束项的取值与其合并方格的值相同。例如，把4变量卡诺图中的DCBA=0000与DCBA=0001两个方格合并时，由于DCBA=0000方格是0格，而DCBA=0001方格是约束项，因此把约束项也作为0格处理，使这两个方格合并的结果也是0，并填入降维卡诺图的DCB=000的方格中，依此类推，得到其他降维后的结果，如图1(b)所示。
   将图1(b)所示的降维卡诺图与图2所示的8选1数据选择器74LS151的功能卡诺图进行比较，可得到电路的连接方法，即将74LS151的A₂，A₁，A₀接输入D，C，B；D₀，D₁，D₄，D₅接0；D₂，D₃，D₆，D₇接至1，可得到题目要求的实现电路，如图3所示。在本电路中，输入A的数据不影响电。路的功能，因此没有使用。
   
   
   

解：根据本题表所示的4221BCD编码表，已知输入D、C、B和A分别为0001(1)、0011(3)、1001(5)、1011(7)、1111(9)时是4221码的奇数，用Verilog HDL设计的奇数判断电路源程序L16.v如下：
   module L16(D,C,B,A,F);
   input    D,C,B,A;
   output    F;
   reg    F;
   reg[3:0]    DA;
   always
   begin
   DA={D,C,B,A};
   if(DA==b0001|DA=='b0011|DA=='b1001|DA=='b1011|DA=='b1111)F=1;
   else F=0;
   end
   endmodule

解：4位二进制码转换为4位循环码的码转换电路示意图如下图所示，其中A₃，A₂，A₁，A₀是4位二进制码输入，B₃，B₂，B₁，B₀是4位循环码输出，它们之间的逻辑关系由表所示的编码下表列出。
   

A3 A2 A1 A0										B3 B2 B1 B0
0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1										0 0 0 0 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 O 1 1 1 0 1 0 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 0 0 1 1 0 0 0

   根据编码表画出4个输出的卡诺图如下图所示，用卡诺图化简得到4个输出的逻辑表达式
   
   B₃=A₃    (此结果直接由上表得到)
   B₂=A₃A₂
   B₁=A₂A₁
   B₀=A₁A₀
   由表达式画出用异或门实现的逻辑图，如下图所示。
   

解：根据编码表，用Verilog HDL设计的码转换电路源程序L17.v如下：
   module L17(A3,A2,A1,A0,B3,B2,B1,B0);
   input    A3,A2,A1,A0;
   output    B3,B2,B1,B0;
   reg    B3,B2,B1,B0;
   always
   begin
   case({A3,A2,A1,A0})
   0:{B3,B2,B1,B0)='b0000;
   1:{B3,B2,B1,B0)='b0001;
   2:{B3,B2,B1,B0}='b0011;
   3:{B3,B2,B1,B0)='b0010;
   4:{B3,B2,B1,B0}='b0110;
   5:{B3,B2,B1,B0}='b0111;
   6:{B3,B2,B1,B0}='b0101;
   7:{B3,B2,B1,B0)='b0100;
   8:{B3,B2,B1,B0}='b1100;
   9:{B3,B2,B1,B0}='b1101;
   10:{B3,B2,B1,B0}='b1111;
   11:{B3,B2,B1,B0}='b1110;
   12:{B3,B2,B1,B0}='b1010;
   13:{B3,B2,B1,B0}='b1011;
   14:{B3,B2,B1,B0}='b1001;
   15:{B3,B2,B1,B0}='b1000;
   endcase
   end
   endmodule